Лекция №10. СвЯзь размеров кристалла бис с технологией изготовлениЯ



Скачать 61.74 Kb.
Дата24.04.2016
Размер61.74 Kb.

Лекция № 10.

СвЯзь размеров кристалла БИС с технологией изготовлениЯ

Введение


Увеличение степени интеграции БИС достигается уменьшением размеров элементов и увеличением площади кристалла. Рост площади снижает процент выхода годных БИС в производстве и число кристаллов на полупроводниковой пластине, а главное, не улучшает характеристик логических элементов. Поэтому, основной способ увеличения степени интеграции БИС - это уменьшение площадей элементов за счет топологических размеров и совершенствования технологии. Улучшение электрических характеристик также требует уменьшения размеров.

При разработке конструкций элементов и технологии БИС используется принцип пропорциональной миниатюризации, согласно которому для получения оптимальной структуры приборов необходимо, чтобы уменьшение литографических размеров сопровождалось соответствующим уменьшением толщин металлических, диэлектрических и полупроводниковых легированных слоев. Толщины слоев, формирующих структуру приборов, определяют рельеф поверхности кристалла, разрешающую способность процессов травления, размеры периферийных и разделительных областей, а также паразитные инжекционные эффекты, связанные с периферийными областями. Принцип пропорциональной миниатюризации предполагает сохранение основных физических процессов в активных приборах БИС и соотношений размеров между активными и пассивными приборами.

Площадь транзистора по средней линии диэлектрической изолирующей области можно оценить по формуле

SТР  = ( 3h + D )*( H + D ) , ( 1 )

где h   шаг металлизированных дорожек; D   ширина области изоляции; H   ширина "меза" - области транзистора.

Из формулы следует два основных способа уменьшения площади прибора: уменьшение ширины изолирующей области и шага проводников в пределах транзистора.

Характеристики БИС в большой мере зависят от конструкции используемых резисторов. Увеличение степени интеграции неизбежно приводит к уменьшению токов логических элементов и возрастанию номиналов нагрузочных резисторов. Слоевое сопротивление легированных областей транзисторной структуры не превышает 0.50.7 кОм/квадрат. Оценку площади изолированного резистора можно сделать по формуле

( 2 )

RS - слоевое сопротивление; R - номинал резистора.

Площадь резистора с номиналом выше 23 кОм оказывается больше площади минимального транзистора. Пропорционально площади возрастает и паразитная емкость резисторов.

Ионнолегированные высокоомные резисторы с монолитной структурой имеют существенный недостаток - их сопротивление модулируется приложенным напряжением. Паразитная емкость их также значительна. В любом случае, для каждого монолитного резистора необходимо формировать изолированную "меза"-область, при этом площадь изоляции обычно превышает площадь резистивного слоя. Тенденция к использованию монолитных полупроводниковых резисторов приводит к тому, что площадь и динамические характеристики БИС будут определяться параметрами используемых резисторов. Кардинальным решением вопроса является применение пленочных высокоомных резисторов на диэлектрической подложке. Слоевое сопротивление резистивной пленки не связано с параметрами транзисторной структуры и может быть выбрано оптимально для каждой БИС. Ширина резисторов и зазоры между ними определяются только возможностями литографической техники и травления пленки.


Влияние слож

ности логических БИС на характеристики системы металлических соединений


Металлизированные соединения элементов накладывают важные ограничения на конструкцию БИС. В схемах с регулярным расположением блоков, имеющих только короткие связи с соседними блоками, вклад площади проводников в общую площадь БИС не зависит от степени интеграции. В логических БИС с нерегулярной структурой происходит увеличение вклада проводников в площадь кристалла с увеличением сложности схемы. Это происходит за счет увеличения числа и протяженности связей дальнего порядка, т.е. соединяющих не соседние элементы.

Рассмотрим связь между площадью проводников и числом логических элементов на примере регулярного массива из N элементов, организованных в матрицу IJ = N. На основе этого массива логических элементов реализована схема произвольной логики. Пусть элементы расположены с шагом l, т.е. минимальная длина логической связи l. Число выводов элемента   m, а коэффициенты объединения по входам и выходам равны Fi и Fo соответственно. Общее число связей в схеме равно



( 3 )

На основе статистики реальных проектов БИС был проведен анализ распределения логических связей по их длине для схем с произвольными логическими функциями. Если измерять длину проводников в единицах l ( шаг размещения элементов ), то длины проводников в схеме изменяются от I до J. Связи с длиной более J шагов практически отсутствуют. В сложных схемах ( N >= 1000 ) длины логических связей подчиняются определенной статистике. В этом случае зависимость числа связей длиной K от величины K определяется эмпирической формулой



, ( 4 )

причем , а величина 1 <  < 2.

Легко найти коэффициент A

( 5 )

Общая длина всех проводников схемы L:



( 6 )
Величина  найдена для класса быстродействующих ЭСЛ схем на основе обработки статистики распределения связей по длине и равна 1,5. В этом случае

( 7 )

Из ( 7 ) получим площадь связей, приходящихся на один логический элемент.



( 8 )

Напомним, h   шаг размещения проводников. В свою очередь, шаг размещения элементов связан с площадью проводников. Считая, что вся площадь элемента покрыта связями, мы получим



, ( 9 )

где P - число уровней разводки логических связей. Минимальная площадь на кристалле для одного логического элемента, обеспечивающая проведение всех связей, получается из ( 8 ) и ( 9 ).



( 10 )

Согласно формуле ( 10 ), площадь кристалла должна возрастать значительно быстрее, чем количество логических элементов в БИС. Единственным способом преодолеть это конструктивное ограничение является увеличение числа уровней разводки сигнальных связей. Сохранить отношение площади полупроводниковых приборов ко всей площади кристалла БИС возможно при увеличении числа уровней разводки. P пропорционально . Совершенствование системы металлизации идет по пути уменьшения шага разводки и наращивания количества уровней. В современных сверхбыстродействующих БИС число уровней разводки достигает 6.

Формулы ( 3 )  ( 10 ) не оперируют конкретным типом логического элемента и в качестве элемента можно рассматривать отдельный транзистор. В этом случае число выводов m = 3, ( Fi + Fo ) = F.

( 11 )

Если проводники проводятся в одном уровне с полупроводниковыми структурами, то они не могут полностью занимать всю площадь элемента. В этом случае величина P станет дробной, например, P = 1.5.

На основе реальных проектов БИС на арсениде галлия исследованы площади логических элементов с разным числом уровней разводки. Для разных технологических маршрутов, но одинаковых минимальных размеров получены значения величины P:

Р1 = 1.47; P2 = 2.0; P3 = 2.7.

Если исследовать отношение площади БИС, приходящейся на один транзистор к предельной величине, полученной по формуле ( 11 ), то это отношение не зависит от технологии изготовления БИС или минимальных размеров и является величиной постоянной. Формулу ( 11 ) можно модифицировать с помощью эмпирического коэффициента

( 12 )

Характерный размер транзистора



, ( 13 )

где P - величина дробная, характеризующая возможности системы соединений в выбранном технологическом маршруте.

Однако, на кристалле БИС присутствует не только массив логических элементов, но и периферийная зона, в которой размещены контактные площадки, входные и выходные формирователи, шины питания.

Оценка размера периферийной зоны проведена на той же статистике реальных проектов.

Размер периферийной зоны в микронах можно оценить по эмпирической формуле

, ( 14 )

где N - число транзисторов в схеме.

Пользуясь формулами ( 13 ) и ( 14 ) легко вычислить площадь кристалла БИС, содержащей N транзисторов.

( 15 )

( 16 )

Из формулы ( 16 ) следует, что площадь кристалла БИС определяется числом транзисторов - N, шагом размещения металлических проводников - h и эффективным числом уровней разводки. Причем, минимальные размеры транзисторов на площадь не влияют.



Если использовать ту же статистику реальных проектов БИС на арсениде галлия, то отклонение площади кристалла от оценки по формуле ( 16 ) всегда меньше 10 %. Для другой конструктивно-технологической базы ( например ЭСЛ ) значения численных эмпирических коэффициентов может измениться, однако, вид формулы останется прежним. Значения коэффициентов можно найти, используя 34 реальных проекта.


База данных защищена авторским правом ©bezogr.ru 2016
обратиться к администрации

    Главная страница